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wiki:study:re [2005/09/28 19:25] (current)
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 +====== Rechnerentwurf ======
 +[[http://www.theoinf.tu-ilmenau.de/ra1/skripte/re/|Rechnerentwurf an der TUI]]
 +Ein klasse {{wiki:study:RN_d_PDV.pdf|Script zur Vorlesung}} gibs von Nico Haenisch <em.nihae@freenet.de>.
 +
 +===== Grundbegriffe =====
 +  * Eingebettetes System
 +    * Aufbau
 +    * Schnittstellen
 +    * Eigenschaften
 +  * Echtzeitfähigkeit
 +
 +===== Entwurfsebenen =====
 +//Überführung von funktionalen Anforderungen in eine Realisierungsstruktur.//
 +
 +==== Entwurf im techn. Umfeld ====
 +<graphviz neato?250>
 +digraph {
 +  VE [pin=true,pos="0,0",shape=polygon,label="Vorstellung\nüber\nEigenschaften"];
 +  TR [pin=true,pos="3,0",shape=box,label="Technische\nRealisierung"];
 +
 +  VE -> TR [label="Entwurf"];
 +  TR -> VE [label="Validierung"];
 +}
 +</graphviz>
 +
 +==== reale Erweiterungen ====
 +<graphviz ?150>
 +digraph {
 +  FE [pin=true,pos="0,0",shape=polygon,label="funktionale\nEigenschaften"];
 +  M [pin=true,pos="2,0",shape=circle,label="Modell"];
 +  RS [pin=true,pos="4,0",shape=box,label="Realisierungs-\nStrucktur"];
 +
 +  FE -> M -> RS;
 +  RS -> FE [label="Validierung"];
 +}
 +</graphviz>
 +
 +==== Abstraktionsebenen ====
 +=== System-/ Gerätebene ===
 +//Beschreibung der ges. Funktionalität des Systemes//
 +  * Unterscheidung in
 +    * **Arbeitgeber** \\ Lastenheft
 +    * **Arbeitnehmer** \\ Pflichtenheft (Umsetzung des Lastenhefts soweit möglich)
 +== Beschreibungsmittel ==
 +  * informell, textuell
 +  * Erweiterung mit techn. Begriffen
 +
 +=== Funktionsblockebene ===
 +//In sich zusammenhängendes Teilsystem zur Realisierung einer Funktion.//
 +  * Ein- und Ausgabeports \\ Schnittstellen
 +  * realisiert eine Funktion
 +  * beinhalten typischer weise aufeinander aufbauende Ebenen
 +
 +=== Elementarfunktionsebene ===
 +//Funktionsblock ist Elementarfunktion wenn es einen formalen (atomatisierbaren) Weg zur Überführung in eine Realisierung gibt.//
 +  * Bsp. \\ SW: höhere Programmiersprache + Compiler \\ HW: Automatenmodell + Synthesetool
 +
 +=== Maschienenebene ===
 +  * SW: Maschienenprogramm
 +  * HW: Schaltung
 +
 +  * **mögliche Realsierungsstrukturen:**
 +    * Hardware- Rechnerkern \\ Zusatzhardware
 +    * EMR
 +    * ASP (System on a Chip, Application Specific Processor)
 +    * PLD
 +    * analoge Hardware
 +
 +==== Programmentwurf, Implementierung, Test ====
 +<graphviz ?300>
 +digraph {
 +  node [shape=none];
 +  subgraph cluster_0 {
 +    color=grey;
 +
 +    SWE [label="SW Entwurf\nSW Entwurf auf Wirtsrechner"];
 +    PSW [label="Prinzipieller SW Test\n auf Wirtsrechner"];
 +
 +    SWE -> PSW;
 +  }
 +  subgraph cluster_1 {
 +    color=grey;
 +
 +    HWE [label="HW Entwurf"];
 +    ER [label="Entwurf und Realisierung\nRechen- und Zusatzsoftware"];
 +    U [label="prinzipielle Untersuchung\n der unterschiedlichen HW\nauf korrekte Funktion"];
 +    T [label="Test von reiner HW und \n Logikanaysator, Logik-\nGenerator"];
 +    sTSW [label="spez. Test SW"];
 +
 +    HWE -> ER -> U -> T -> sTSW;
 +  }
 +  subgraph cluster_2 {
 +    color=grey;
 +
 +    Rest;
 +  }
 +  Start [shape="circle"];
 +  HSWGT [label="HW/SW Gesamttest"];
 +  sTT [label="spezielle Testtechnik,\n die Wirts- und Zielsystem verbindet\n(ohne Umgebung, EZ bedingt)"];
 +  ST [label="Systemtest\n(mit HW/SW Umgebung, EZ)"]
 +
 +  Start -> SWE;
 +  Start -> HWE;
 +  Start -> Rest;
 +
 +  PSW -> HSWGT;
 +  sTSW -> HSWGT;
 +
 +  HSWGT -> sTT -> ST;
 +  Rest -> ST;
 +}
 +</graphviz>
 +
 +===== Beschreibungsmittel =====
 +  * textuell
 +  * FSM
 +  * State-Charts
 +  * DFD
 +  * Hierachie Petrinetze
 +
 +==== Beispiele zur formalen Spezifikation ====
 +  * Modelle
 +  * Modellierungswerkzeuge
 +
 +  * Werkzeuge
 +    * Ptolemy
 +    * MLDesigner
 +
 +^                      Beschreibung                                ^^  Ptolemy    ^  MLDesigner  ^
 +| Grundelement, nicht verfeinert                                    ||    Star      |  Primitive    |
 +| Block aus Grundelementen mit versch. Verbindungen nach außen      ||    Galaxy    |  Modul        |
 +| Block aus Verbund                                                  ||  Universe    |  System      |
 +|  | Überbegriff                                                      |  Block      |  Block        |
 +|  | Anschlußpunkt                                                    |  Port        |  Port        |
 +| Block, der in einen anderen Block anderer Domäne eingeführt wurde  ||  Wormhole    |  Wormhole    |
 +|  | Speicherort für Blöcke                                          |  Palette      |  Library      |
 +| Implementierung eines konkreten Modellierungsverfahrens            ||  Domain      |  Domain      |
 + 
 +
 +===== Zielplattformen =====
 +
 +===== Entwurfsentscheidungen =====
 +
 +===== Entwurfswerkzeuge und Beispielentwürfe =====
 +
 +===== Test- und Inbetriebnahmetechnik =====
 +==== Testtechniken ====
 +=== Logicanalysator ===
 +  * Meßsystem für Logic-Pegel
 +
 +=== Logicgenerator ===
 +  * Erzeugung von Logik-Impuls Folgen
 +  * Problem: innere Vorgänge nicht einsehbar
 +<graphviz ?80>
 +digraph {
 +  node [shape="box"];
 +  Logicgenerator -> "Dig. Hardware" -> Logicanalysator;
 +}
 +</graphviz>
 +
 +== Erweiterung ==
 +  * Analoger test durch ADU und DAU
 +
 +=== Integrationstests ===
 +  * Monitor:
 +    * Überwachung, Steuerung und Cachen der Software für Zielaufgabe
 +  * Anforderung:
 +    * zusätzliche ser. SS im Zielsystem
 +    * zusätzlicher Speicherplatz im ZS
 +    * ladbarer Programmspeicher
 +    * HW vollständig, funktionsfähig
 +  * Eigenschaften
 +    * eingeschränkte EZ Fähigkeit
 +    * geringer techn. Aufwand
 +    * Erhöhung der HW Kosten bei hohen Stückzahlen
 +
 +
 +<graphviz ?90>
 +digraph {
 +  subgraph cluster_0 {
 +    HWSW [shape=record,label="HW|SW"];
 +    label="eingebettetes\nSystem";
 +  }
 +}
 +</graphviz>
 +== Remote Debugging ==
 +<graphviz neato?150>
 +digraph {
 +  node [shape=record];
 +  HWSW [pin=true,pos="0,1",label="{HW|<ss>serielle SS}|{SW|Monitor}"];
 +  WR [pin=true,pos="1,0",label="{Wirtsrechner|<ss>serielle SS}"];
 +
 +  WR:ss -> HWSW:ss;
 +}
 +</graphviz>
 +
 +
 +== In Circuit Emulation ==
 +  * Vorteile:
 +    * EZ fähig
 +    * keine Zusatz HW im Zielsystem notwendig
 +    * Test auch mit unvollständ. HW möglich
 +    * elementarer programmgesteuerter Test möglich
 +  * Nachteile:
 +    * teuer
 +    * schwierig adaptierbar
 +    * Probleme bei Prozessoren, die nicht von außen beobachbar sind (EMR) \\ -> dennoch mgl. durch JTAG
 +
 +===== Projektseminar =====
 +  * http://www.theoinf.tu-ilmenau.de/ra1/skripte/re/polprak1.pdf
 +  * http://www.theoinf.tu-ilmenau.de/ra1/skripte/re/polprak2.pdf
 +  * http://www.theoinf.tu-ilmenau.de/ra1/skripte/re/polprak3.pdf
 
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